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第1章 硬件开发平台介绍1

1.1 Xilinx FPGA器件1

1.1.1 Xilinx公司简介1

1.1.2 Xilinx的FPGA器件系列2

1.2 Xilinx大学计划板卡5

1.3 主电路及外围接口电路6

1.4 XUP板卡测试21

第2章 软件平台介绍23

2.1 Vivado设计套件23

2.1.1 Vivado软件安装流程24

2.1.2 IP封装器、集成器和目录28

2.1.3 标准化XDC约束文件29

2.1.4 工程命令语言29

2.1.5 Vivado设计套件的启动方法30

2.1.6 Vivado设计套件的界面31

2.2 FPGA设计流程37

2.2.1 Vivado套件的设计流程37

2.2.2 设计综合流程39

2.2.3 设计实现流程42

2.3 硬件描述语言45

2.3.1 VHDL简介46

2.3.2 Verilog HDL简介49

第3章 FPGA设计实例56

3.1 基于原理图的设计实例56

3.1.1 简易数字钟实验原理56

3.1.2 实验流程57

3.2 基于Verilog HDL的设计实例80

3.2.1 设计要求80

3.2.2 实验操作步骤81

3.3 74系列IP封装设计实例91

3.3.1 IP核分类91

3.3.2 IP封装实验流程92

3.3.3 调用封装后的IP100

第4章 组合逻辑电路实验104

4.1 逻辑门电路104

4.1.1 基本及常用的逻辑门104

4.1.2 与非门电路的简单应用110

4.2 多路选择器112

4.2.1 2选1多路选择器113

4.2.2 4选1多路选择器114

4.2.3 4位2选1多路选择器117

4.2.4 74LS253的IP核设计及应用119

4.2.5 74LS151的IP核设计122

4.3 比较器123

4.3.1 4位比较器124

4.3.2 74LS85的IP核设计及应用127

4.3.3 利用数据选择器74LS151设计2位比较器130

4.4 译码器131

4.4.1 3线-8线译码器131

4.4.2 74LS138的IP核设计及应用133

4.4.3 数码管显示135

4.5 编码器142

4.5.1 二进制普通编码器142

4.5.2 二进制优先编码器144

4.5.3 74LS 148的IP核设计145

4.6 编码转换器147

4.6.1 二进制-BCD码转换器147

4.6.2 格雷码转换器151

4.7 加法器152

4.7.1 半加器152

4.7.2 全加器153

4.7.3 4位加法器153

4.8 减法器157

4.8.1 半减器157

48.2 全减器157

4.9 乘法器159

4.10 除法器163

第5章 时序逻辑电路实验169

5.1 锁存器和触发器169

5.1.1 锁存器169

5.1.2 触发器170

5.1.3 74LS74的IP核设计及应用176

5.2 寄存器178

5.2.1 基本寄存器178

5.2.2 移位寄存器182

5.2.3 74LS194的IP核设计及应用189

5.3 计数器191

5.3.1 二进制计数器192

5.3.2 N进制计数器195

5.3.3 任意波形的实现201

5.3.4 74LS161的IP核设计及应用202

5.4 脉冲宽度调制208

5.5 时序逻辑电路综合设计210

第6章 数字逻辑设计和接口实验221

6.1 有限状态机221

6.1.1 Moore状态机和Mealy状态机221

6.1.2 有限状态机设计例程221

6.2 最大公约数234

6.2.1 GCD算法235

6.2.2 改进的GCD算法243

6.3 整数平方根247

6.3.1 整数平方根算法248

6.3.2 改进的整数平方根算法255

6.4 存储器259

6.4.1 只读存储器（ROM）259

6.4.2 分布式的存储器262

6.4.3 块存储器266

6.5 VGA控制器269

6.5.1 VGA的时序271

6.5.2 VGA控制器实例272

6.6 键盘和鼠标接口292

6.6.1 键盘293

6.6.2 鼠标297

第7章 数字逻辑综合实验306

7.1 数字钟306

7.2 数字频率计310

7.3 电梯控制器314

7.4 波形发生电路320

7.5 超声波测距仪332

7.6 手机电池保护板337

附录A Basys3电路图349

附录B 引脚约束356